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[FPGA 강의] 21강 - Finite State Machine(FSM, 상태 머신)의 정의와 무어 머신 설계 따라하기
0. 들어가며...안녕하세요? 또다시 새로운 주제로 여러분과 함께 VHDL 강의를 시작하는 땜쓰 입니다. ...
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[Verilog] FSM(유한 상태 머신)
모든 시스템에서는 제어부와 실행부로 나뉜다. 제어부는 명령을 내리는 부서로 실행부로 하여금 특정한 행동을 하도록 신호를 보낸다. 신호를 받은 실행부는 신호에 따라 해당된 일을 수행한다
key-boom.tistory.com
01) FSM 기초
[TOC] ## FSM은 언제 사용하는가? 필자가 회사에 입사하여 처음 Verilog를 코딩했을 때를 생각해보면 Counter를 구현한 후 해당 Counter 값에 따라서 서…
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